삼성전자, 12단 3D-TSV 적층 패키징 기술 개발


물리학과 무어의 법칙 덕분에, 하나의 장치에 들어갈 수 있는 실리콘은 아주 많습니다.


가능한 한 공간을 늘리지 않고 최대한 많은 부품을 넣는 것은 언제나 문제입니다.


제조 공정을 개선하는 것 외에도, 이 퍼즐의 열쇠 중 하나는 창의적인 방법을 생각해내는 것입니다.


기존의 TSV용 와이어본딩 기술을 버리고 8개의 칩과 같은 공간에 12개의 D램 칩을 쌓을 수 있는 새로운 기술이 삼성에서 개발되었습니다.



공간에 대한 제약으로 인해 실리콘 제조 업체들은 3차원으로 쌓는 기술이 발전했습니다.


가로로 확장할 수 없으면, 세로로 확장하려 합니다.


적층 칩은 와이어본딩을 사용해서 어느정도 가능하지만, 얇은 와이어는 여전히 층 사이의 공간을 차지하게 됩니다.



이와 대조적으로, 3D-TSV (Through Silicon Via) 는 기술이름에서 알 수 있듯이, 커넥터를 칩 사이로 통과시킵니다.


수평으로 더 적은 공간을 차지할 수 있을 뿐 아니라, 실리콘 사이의 공간을 줄여줍니다.


또한 칩과 아래의 PCB 사이의 연결도 더 짧아져 전체적인 재료도 줄어들게 됩니다.


이를 통해 고객은 시스템 구성 설계를 변경하지 않고도 고성능의 차세대 대용량 제품을 출시할 수 있습니다.



TSV 기술은 실제로 성공하기가 어렵고 비용도 더 많이 듭니다.


실제로 삼성의 발표에 의하면 이를 위해 60000개 이상의 구멍을 사용했다고 전했습니다.


하지만 이 기술을 사용해 기존 8개 층의 와이어본드 D램 기술과 동일한 높이로 12개의 D램 칩을 쌓는 것은 인상적입니다.


이 높이는 720um (마이크로미터) 에 불과합니다. 약 사람 머리카락 한가닥의 20분의 1 두께입니다.



결론은 기존의 제품과 같은 공간에서 훨씬 더 큰 용량의 DRAM을 제공할 수 있다는 것입니다.


삼성은 이 12단 3D-TSV 기술을 통해 24GB DRAM을 생산할 계획입니다.


이 제품은 HBM 2 (High Bandwidth Memory 2) 제품군을 목표로 하고 있으며,


이를 통해 프리미엄 반도체 시장에서 리더자리를 공고히 할 수 있을 것입니다.




삼성저낮, 12단 3D-TSV 적층 패키징 기술 개발 (slashgear, https://www.slashgear.com/samsung-12-layer-3d-tsv-stacks-12-dram-chips-in-the-same-space-as-8-07594321/)

이 글을 공유하기


댓글(0)

Designed by CMSFactory.NET